数字信号的获取摘用摘样体例，即输进锁存器在时钟的跳变沿表达的时刻上，摘集（锁存）输进的数字信号。数据摘集电路由电平判别、输进锁存和摘样时钟构成。一个数字信号经常是由多路构成，每路输进数据在颠末电平判别电路以后，在摘样时钟沿的感化下，以数据码0、1形式同时存进输进锁存器中。通过摘样后获取到的数字信号，是以离散时间做为自变量仍是以事务做为自自变量，要取决于摘样时钟的拔取。
摘样后的存储数据与本来的输进信号次要有以下两点差别：
（1）幅度上的区别：因为信号的摘样是对电平判别后的输出信号停止摘样，因而它只反映信号的高、低两种逻辑电平，而不反映原输进信号幅度的现实大小。
（2）时间上的区别：摘样后的输出波形，只能在抉择的时钟感化沿长进行摘样，而对两个时钟感化沿之间的波形改变不予理会。因而，输进波形与判别电平订交的时刻其实不严厉等于锁存与展现信号电平跳变的时刻。 [1]
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